Electrical and Electronic Systems Experiment III: Micro Processor

オペコード	ニモニック	バイト数	RTL	処理内容
00000000	NOP	1		無処理
00000001	HLT	1	H ← 1	プロセッサ停止
00000010	SCF	1	C ← 1	キャリー(桁上げ)フラグのセット
00000011	RCF	1	C ← 0	キャリー(桁上げ)フラグのリセット
00000100	NEG AC	1	AC ← -AC	ACの符号反転
00000101	CMP AC	1	AC ← ~AC	ACの各ビット反転(0←→1)
00000110
00000111
00001000	JMP X	1	PC ← X
00001001	JMP (X)	1	PC ← (X)
00001010
00001011
00001100	NEG WA	1	WA ← -WA	WAの符号反転
00001101	CMP WA	1	WA ← ~WA	WAの各ビット反転(0←→1)
00001110
00001111	SWPHL WA	1	high(WA) ⇔ low(WA)	WAの上位バイトと下位バイトの交換
00010000	LD AC, B	1	AC ← B
00010001	LD B, AC	1	B ← AC
00010010
00010011
00010100	LD WA, X	1	WA ← X
00010101	LD X, WA	1	X ← WA
00010110
00010111	LD X, PC	1	X ← PC
00011000	LD AC, WA	1	AC ← low(WA)
00011001	LDH AC, WA	1	AC ← high(WA)
00011010	LD WA, AC	1	WA ← AC	上位8ビットは0
00011011	LDH WA, AC	1	high(WA) ← AC
00011100	LD AC, X	1	AC ← low(X)
00011101	LDH AC, X	1	AC ← high(X)
00011110	LD X, AC	1	low(X) ← AC
00011111	LDH X, AC	1	high(X) ← AC
00100000	INC AC	1	AC ← AC + 1
00100001	INC B	1	B ← B + 1	フラグは変化しない
00100010
00100011
00100100
00100101	INC X	1	X ← X + 1	フラグは変化しない
00100110
00100111
00101000	DEC AC	1	AC ← AC - 1
00101001	DEC B	1	B ← B - 1	フラグは変化しない
00101010
00101011
00101100
00101101	DEC X	1	X ← X - 1	フラグは変化しない
00101110
00101111
00110000	SRR AC	1		桁上げつき論理右シフト
00110001	SLR AC	1		桁上げつき論理左シフト
00110010	SRA AC	1		算術右シフト
00110011
00110100
00110101
00110110
00110111
00111000	SRR WA	1		桁上げつき論理右シフト
00111001	SLR WA	1		桁上げつき論理左シフト
00111010	SRA WA	1		算術右シフト
00111011
00111100
00111101
00111110
00111111
01000000
01000001
01000010	ADD AC, B	1	AC ← AC + B
01000011	ADC AC, B	1	AC ← AC + B + C
01000100
01000101
01000110	ADD AC, (X)	1	AC ← AC + (X)
01000111	ADC AC, (X)	1	AC ← AC + (X) + C
01001000
01001001
01001010
01001011
01001100	ADD WA, X	1	WA ← WA + X
01001101	ADC WA, X	1	WA ← WA + X + C
01001110
01001111
01010000
01010001
01010010	SUB AC, B	1	AC ← AC - B
01010011	SBC AC, B	1	AC ← AC - B - C
01010100
01010101
01010110	SUB AC, (X)	1	AC ← AC - (X)
01010111	SBC AC, (X)	1	AC ← AC - (X) - C
01011000
01011001
01011010
01011011
01011100	SUB WA, X	1	WA ← WA - X
01011101	SBC WA, X	1	WA ← WA - X - C
01011110
01011111
01100000	AND AC, AC	1	AC ← AC & AC
01100001	OR AC, AC	1	AC ← AC \| AC
01100010	XOR AC, AC	1	AC ← AC ^ AC
01100011
01100100	AND AC, B	1	AC ← AC & B
01100101	OR AC, B	1	AC ← AC \| B
01100110	XOR AC, B	1	AC ← AC ^ B
01100111
01101000	AND AC, (X)	1	AC ← AC & (X)
01101001	OR AC, (X)	1	AC ← AC \| (X)
01101010	XOR AC, (X)	1	AC ← AC ^ (X)
01101011
01101100	AND WA, X	1	WA ← WA & X
01101101	OR WA, X	1	WA ← WA \| X
01101110	XOR WA, X	1	WA ← WA ^ X
01101111
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01111111
10000000	JMP arg	3	PC ← arg	JMP label
10000001
10000010	JMP (arg)	3	PC ← (arg)	JMP (label)
10000011
10000100
10000101
10000110
10000111
10001000	JC arg	3	PC ← arg if C = 1
10001001	JNC arg	3	PC ← arg if C = 0
10001010	JZ arg	3	PC ← arg if Z = 1
10001011	JNZ arg	3	PC ← arg if Z = 0
10001100	JS arg	3	PC ← arg if S = 1
10001101	JNS arg	3	PC ← arg if S = 0
10001110
10001111
10010000	LD AC, arg	2	AC ← arg
10010001	LD arg, AC	2	arg ← AC	(おそらく意味のない命令)
10010010	LD AC, (arg)	3	AC ← (arg)	ラベルが現すアドレスの内容をACに代入
10010011	LD (arg), AC	3	(arg) ← AC
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10011000	LD WA, arg	3	WA ← arg	argをWAに代入
10011001
10011010	LD WA, (arg)	3	WA ← (arg)	アドレスargの内容をWAに代入
10011011	LD (arg), WA	3	(arg) ← WA	WAをアドレスargに書き込み
10011100	LD X, arg	3	X ← arg	Xに即値を代入
10011101
10011110	LD X, (arg)	3	X ← (arg)	アドレスargの内容をXに代入
10011111	LD (arg), X	3	(arg) ← X	Xをアドレスargに書き込み
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11000000	ADD AC, arg	2	AC ← AC + arg
11000001	ADC AC, arg	2	AC ← AC + arg + C
11000010	ADD AC, (arg)	3	AC ← AC + (arg)	ADD AC, label
11000011	ADC AC, (arg)	2	AC ← AC + (arg) + C
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11001000	ADD WA, arg	3	WA ← WA + arg
11001001	ADC WA, arg	3	WA ← WA + arg + C
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11010000	SUB AC, arg	2	AC ← AC - arg
11010001	SBC AC, arg	2	AC ← AC - arg - C
11010010	SUB AC, (arg)	3	AC ← AC - (arg)	SUB AC, label
11010011	SBC AC, (arg)	3	AC ← AC - (arg) - C	SBC AC, label
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11011000	SUB WA, arg	3	WA ← WA - arg
11011001	SBC WA, arg	3	WA ← WA - arg - C
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11100000	AND AC, arg	2	AC ← AC & arg	ビット単位論理積
11100001	OR AC, arg	2	AC ← AC \| arg	ビット単位論理和
11100010	AND AC, (arg)	3	AC ← AC & (arg)	AND AC, label
11100011	OR AC, (arg)	3	AC ← AC \| (arg)	OR AC, label
11100100	XOR AC, arg	2	AC ← AC ^ arg	ビット単位排他的論理和
11100101
11100110	XOR AC, (arg)	3	AC ← AC ^ (arg)	XOR AC, label
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11101000	AND WA, arg	3	WA ← WA & arg	ビット単位論理積
11101001	OR WA, arg	3	WA ← WA \| arg	ビット単位論理和
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11101011	XOR WA, arg	3	WA ← WA ^ arg
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11110000	CPR AC, arg	2	AC - arg	大小比較
11110001	TST AC, arg	2	AC & arg	ビット検査
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11111000	CPR WA, arg	3	WA - arg	大小比較
11111001	TST WA, arg	3	WA & arg	ビット検査
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